ModSy /KursID:3914
- Letzter Beitrag vom 2024-04-24
Schlüsselworte: Simulation Synthese abstraktion vhdl Hardware Description Language Verilog Digital Design Digitalentwurf Hardware-Beschreibungssprache Entity

Lehrende(r)

Dipl.-Ing. Jürgen Frickel

Einrichtung

Friedrich-Alexander-Universität Erlangen-Nürnberg

Aufzeichnungsart

Übung / Tafelübung

Zugang

Studon

Sprache

Deutsch

Modelling and Synthesis of Digital Systems

Zugehörige Einzelbeiträge

Folge
Titel
Lehrende(r)
Aktualisiert
Zugang
Dauer
Medien
1
ModSy Lab-1 preview image
ModSy Lab-1
Dipl.-Ing. Jürgen Frickel
2024-04-24
Studon
00:17:18
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